SLIP - Previsão de Interligações ao Nível de Sistema

Trabalhos Finais de Curso 2004/2005

GRID - Desenvolvimento de Aplicações em Grid Computing

Reduce - Redução de informação de elementos parasitas extraídos após-Layout

Enquadramento

A complexidade da verificação via simulação de circuitos electrónicos é dominada por dois componentes: a avaliação das equações constitutivas dos dispositivos intervenientes e a computação subsequente da solução do circuito. Em circuitos genéricos, a avaliação dos dispositivos ocupa cerca de 80 a 90% do tempo total de computação sendo por isso o factor computacionalmente mais problemático em termos da verificação de circuitos de elevada complexidade. Num contexto pós-layout, em que além da informação topológica do circuito há que contar com a a introdução de inumeros elementos parasitas resultantes da extracção de baixo nível efectuada, o equlibrio anterior muda substancialmente. Para netlists contendo elementos parasitas extraídos do layout o custo da obtenção de uma solução para o circuit aumenta para cerca de 80-85% do custo total. Esta inversão da situação original é causada pelo elevado número de elementos parasitas extraídos pelas ferramentas automatizadas actualmente utilizadas e cuja presença é necessária ter em conta para uma verificação precisa do funcionamento dos sistemas. Este problema limita substancialmente a capacidade dos sistemas de verificação actualmente utilizados, impossibilitando por vezes a verificação de circuitos de médio e grande porte.

Objectivo

Pretendem-se estudar e desenvolver algoritmos eficientes para permitir a redução da informação obtida por extracção após layout de um circuito integrado, mantendo a precisão da descrição.

Descrição

Neste trabalho pretendem-se estudar formas de reduzir a quantidade de informação obtida no processo de extracção, mantendo a precisão do resultado final dentro de limites aceitáveis.

O trabalho compreende várias tarefas:

• Análise das características topológicas e eléctricas da informação obtida após layout tendo em vista a sua redução.

• Estudo e análise comparativo dos algoritmos existentes para obtençào de modelos reduzidos de informação obtida por extracção de elemtnos parasitas.

• Desenvolvimento de algoritmos que permitam a redução de ordem de modelos de acoplamentos parasitas¸ especialmente tendo em conta as elevadas velocidades de operação dos circuitos actualmente produzidas.

• Desenvolvimento de um protótipo de uma ferramentea capaz de reduzir a dimensão da informação respeitante a elementos parasitas mantendo uma precisão controlável.

• Incorporação da ferramenta num ambiente de projecto standard.

Requisitos

Resultado esperado

Algoritmo e Ferramenta para compressão da informação relativa à descrição de elementos parasitas extraídos do layout de um circuito electrónico.

Referências

Observações

Apesar do contexto electrónico do problema não há neste trabalho nenhuma manipulação ou análise ao nível electrónico. Trata-se fundamentalmente neste trabalho de procurar uma solução algoritmica para o problema de redução da quantidade de informação existente após extracção. A precisão da redução¸ ou seja do sistema após redução da informação será avalidada por um simulador ou outra ferramenta de verificação já existente.

Contactos

Prof. Luís Miguel Silveira (lms@inesc-id.pt)    Tel: 213100337
IST/INESC-ID,  Rua Alves Redol, 9, 1000-029 Lisboa

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